pearlswan / Five-Stage-Pipelined-CPU Public

Implementation of five stage pipelined ARM CPU in system verilog

Notifications

Name		Name	Last commit message	Last commit date
Latest commit History 1 Commit
Adder.sv		Adder.sv
CPU.sv		CPU.sv
DE1_SoC.sv		DE1_SoC.sv
D_FF.sv		D_FF.sv
D_FF.v		D_FF.v
EX.sv		EX.sv
IF.sv		IF.sv
IdReg.sv		IdReg.sv
InstrCtrl.sv		InstrCtrl.sv
MEM.sv		MEM.sv
OR_24.sv		OR_24.sv
OR_66.sv		OR_66.sv
OR_9.sv		OR_9.sv
README.md		README.md
add_sub.sv		add_sub.sv
alu.sv		alu.sv
alustim.sv		alustim.sv
bit_alu.sv		bit_alu.sv
controlLogic.sv		controlLogic.sv
datamem.sv		datamem.sv
decoder2_4.sv		decoder2_4.sv
decoder3_8.sv		decoder3_8.sv
decoder5_32.sv		decoder5_32.sv
flag.sv		flag.sv
forwarding.sv		forwarding.sv
instructmem.sv		instructmem.sv
math.sv		math.sv
multiplexor.sv		multiplexor.sv
mux2_1.sv		mux2_1.sv
mux32_1.sv		mux32_1.sv
mux4_1.sv		mux4_1.sv
mux8_1.sv		mux8_1.sv